[VHDL 설계] Vivado 프로젝트 생성 쉽게 하기! (Feat. VHDL, Verilog 코딩)

이번 포스팅에서는 저번 시간에 설치한 Vivado에서 프로젝트를 생성하는 방법에 대해 알아보도록 하겠습니다.

뭐든지 처음이 어려울뿐 익숙해지면 너무나도 흔하고 당연한 것들이니 자주 사용하면서 익숙해지면 좋을 것 같습니다.

프로젝트 생성하는 것은 크게 어려운것이 없으니 아래 내용만 그대로 따라와 주시면 됩니다.

VIVADO 프로젝트 생성

# VIVADO 새 프로젝트 만들기

VIVADO로고

1) 먼저 Vivado 로고를 더블클릭해서 VIVADO를 실행해줍니다.

2) File -> Project -> New를 클릭

3) 첫 생성화면에서 Next를 클릭한 후 아래 화면을 볼 수 있다.

4) 프로젝트 이름, 프로젝트를 저장할 경로, 프로젝트 하위 폴더에 생성한 소스파일을 추가할 것인지 등을 지정해준다.
프로젝트 경로에는 한글이나 특수문자가 들어가면 에러가 된다는 점 주의해야 한다.
또한 프로젝트 하위 폴더 생성 여부는 체크해두는 것을 추천한다. 추후 같은 소스파일을 사용할 경우 내가 사용하는 해당 프로젝트에서 수정을 할 경우 같은 소스파일인데 엉뚱하게 수정이 될 수 있는 점을 방지하기 위함이다.

한마디로 같은 소스파일을 같다 쓰더라도 한 프로젝트에 한 소스파일을 단독적으로 사용한다고 생각하면 된다.

5) RTL 프로젝트를 선택하고 Next를 누른다.

6) 해당 순서를 잘 기억해 두자, 지금은 첫 프로젝트 생성이기 때문에 그냥 언어만 선택해주고 NEXT를 눌러준다.

하지만 여러 프로젝트를 생성하고 사용하다 보면 같은 소스를 다른 프로젝트에 사용하게 되는 경우가 생긴다.

그런 경우 애초에 프로젝트를 생성할 때 소스파일을 추가할 수 도 있으며, 아예 소스파일을 생성할 수도 있다.

헷갈린다면 그냥 무조건 프로젝트 만들 때는 소스를 추가하지 않아도 된다.

프로젝트를 만들고 나서도 충분히 소스파일을 추가하거나 생성할 수 있다.

7) Constraint 파일을 추가하는 부분이지만, 뒤에서도 추가할 수 있기 때문에 Next를 눌러준다.

8) 보드를 선택하는 부분이다. 본인이 사용하는 FPGA의 시리즈와 이름을 찾아서 선택한 후 Next를 눌러준다.

저는 FPGA 스파르탄 7 시리즈의 XC7S50CSGA324를 주로 사용하기 때문에 해당 FPGA를 선택하였습니다.

#프로젝트 생성 완료

프로젝트 화면

VIVADO 설치를 완료하면 위 화면과 같이 프로젝트 화면이 나타납니다.

해당 프로젝트에서 소스파일을 생성하거나 추가하여 VHDL로 CODING을 해주면 됩니다.

VIVADO에는 많은 기능들이 있습니다. 

기능을 알기 전 기본적인 프로그램의 메뉴 및 사용방법에 대해 포스팅을 차근차근한 후 VHDL 설계로 넘어가도록 하겠습니다.

다음 포스팅도 기대해주세요. 끝.